TranSBI atteint la v3.0.0 : 280 000 tests, Control-Flow Integrity pour bloquer les buffer overflows, et compatibilité SBI v3. Un an de travail sur un SBI open source fiable et auditable.
RISC-V France
VoltRISC V3 : 778 DMIPS sous 12,2 mW/million d’instructions
VoltRISC V3, une FSM RISC-V RV32 qui atteint 778 DMIPS à 1 GHz pour 12,2 mW/million d’instructions. +17% de perf par rapport au V2, pipelines à 11 stages, mode high-performance à 2 GHz.
TinyOS V10 sur Sunxi V883 : le premier OS 100% open source complet pour SBC RISC-V
TinyOS V10 tourne avec un noyau Linux complet sur un SBC RISC-V Allwinner V883. Boot en moins de 45 secondes, 250 paquets, 24 apps, Gnome refondu pour le tactile. Une preuve de faisabilité pour l’OS open source sur RISC-V.
YuzukiNeko : un SBC RISC-V sous Linux de la taille d’un Raspberry Pi Pico, propulsé par le Allwinner F101
YuzukiHD dévoile le YuzukiNeko, une carte RISC-V 64 bits sous Linux de la taille d’un Raspberry Pi Pico, basée sur le SoC Allwinner F101 avec cœur XuanTie C907 à 1 GHz. Matériel 100 % ouvert sous CC0, Linux mainline et Buildroot fournis, prix estimé sous 10 dollars.
Qualcomm Dragonwing Q-2390 / IQ-2390 : RISC-V intègre un cœur temps réel SiFive dans une puce de volume IoT
Annoncé à l’IFA de Berlin le 1er septembre 2026, le Qualcomm Dragonwing Q-2390 et IQ-2390 marquent l’arrivée de Qualcomm sur le segment le plus cost-effective de l’IA embarquée — avec, dans le lot, un cœur de microcontrôleur temps réel RISC-V SiFive E61 intégré dans une puce applicative grand public. Le RISC-V n’est pas le héros de la communication, mais il est bien là, et il change les règles du partitionnement des workloads en automatique.
Le standard SPMP chinois entre officiellement dans l’ISA du RISC-V
Sept ans de travail, une equipe chinoise, un board qui approuve : le 31 aout 2026, SPMP est fusionne dans l ISA RISC-V.
SiFive BigSky SF-2U870 : le premier serveur RISC-V rackable de classe entreprise
32 P870-D @2.0 GHz, 256 Go DDR5-5600, 4x PCIe Gen5 x16, Ubuntu 26.04 + RHEL 10, CUDA de NVIDIA qui y tourne, NVLink Fusion en roadmap.
Linux 7.2 : le noyau fait passer RISC-V à 256 cœurs par défaut, Eswin et UltraRISC entrent dans le defconfig
Libéré mi-août 2026, le noyau Linux 7.2 fait avancer la plateforme RISC-V sur plusieurs fronts : le nombre de cœurs supportés par défaut passe de 64 à 256, deux nouvelles familles de SoC (Eswin et UltraRISC) entrent dans la configuration par défaut, et le Wi-Fi fonctionne enfin sur les SBC T-Head BeagleV Ahead et Lichee Pi 4a. Retour détaillé sur le cycle de contribution le plus dense de l’arch/riscv du noyau.
StarFive Dubhe-100 : le cœur RISC-V 64 bits qui vise le serveur (256 cœurs par puce)
RV64GCBVH, 15 stades, 6-wide out-of-order, ROB 512, VLEN 256, Vector Crypto, AIA v1.0 + IOMMU v1.0.1, extensible a 256 coeurs par puce.
XuanTie C950 : le RISC-V chinois qui frôle le 70 SPECint et l’inférence de grands modèles
5 nm, 3,2 GHz, 8-wide decodage, plus de 1000 instructions en vol : le C950 d Alibaba Damo Academy est le premier coeur RISC-V a atteindre le niveau des serveurs x86/ARM recents.
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