RISC-V France

SiFive, Inc. a annoncé la disponibilité générale de la dernière mise à jour de SiFive Core IP et de SiFive Core Designer lors de la mise à jour trimestrielle du troisième trimestre de 2019. Cette version est spécifiquement axée sur l’activation des fonctionnalités de traçage et de débogage dans le développement d’une conception de SoC configurable. L’analyse en temps réel activée via le traçage permet de mieux comprendre les interactions entre les logiciels et le matériel afin d’accélérer le développement, le débogage et la validation. Pour atteindre cet objectif, la gamme complète de SiFive Core IP est désormais activée avec les fonctionnalités de traçage d'instructions du Nexus 5001 ™. La configuration d'un projet SiFive Core IP avec des fonctions de trace avancées peut désormais être effectuée dans SiFive Core Designer. La conception complexe de base, y compris les codeurs de traçage Nexus 5001 ™, est configurée dans l’environnement cloud de SiFive et livrée pré-intégrée et vérifiée dans un package unique afin d’économiser du temps, de l’argent et des ressources d’ingénierie pour les concepteurs sur silicium. Les contributions Open Source sont une valeur fondamentale pour SiFive et sont clairement démontrées par la disponibilité immédiate d'un décodeur Nexus 5001 ™ Trace multi-plateforme, basé sur C ++ et open source, pour RISC-V sur Github, afin de faciliter l'intégration dans le débogage existant. et trace des environnements. Grâce à l'utilisation du système de suivi Nexus 5001 ™, les processeurs RISC-V SiFive sont pris en charge par un certain nombre d'outils de premier plan dans l'industrie: «En tant que leader dans le domaine du débogage, nous sommes ravis de collaborer avec SiFive pour étendre les offres de trace et de débogage disponibles pour RISC-V», a déclaré Anders Holmberg, responsable de la stratégie chez IAR Systems. «Notre mission est de faciliter le développement de logiciels. , plus rapide et plus robuste, et nous sommes certains que les fonctionnalités de débogage et de traçage que SiFive ajoute ajoutent à cette vision. Nous continuerons à collaborer et à partager nos connaissances afin de nous assurer que la communauté RISC-V aura accès aux outils nécessaires pour faire progresser le développement de RISC-V. ” «En tant que fournisseur de premier plan dans l’espace de débogage intégré, Lauterbach est heureux d’adopter SiFive Core IP dans le cadre de sa prise en charge du traçage et du débogage», a déclaré Stephan Lauterbach, CTO de Lauterbach. «La mission de Lauterbach est d’accélérer le développement de logiciels. Les fonctions de débogage et de traçage de SiFive dans notre gamme de produits répondent à cette vision. La dynamique de SiFive et son excellent engagement dans le secteur ont fait que la décision d'investir dans le support de débogage et de suivi pour le développement SiFive RISC-V est simple. ” «Nous sommes ravis de travailler avec SiFive pour faire progresser le débogage et la trace de RISC-V», a déclaré Rolf Segger de SEGGER Microcontroller. "La décision de mettre les efforts d'ingénierie au service de SiFive Trace IP a été prise facilement, en raison de l'adoption des normes du secteur, de leur dynamisme commercial et de la facilité avec laquelle l'équipe de SiFive a été traitée. Nous pensons que c'est une excellente nouvelle pour SiFive, SEGGER et la communauté RISC-V. " «SiFive continue de diriger l’écosystème RISC-V», a déclaré Yunsup Lee, directeur technique de SiFive et co-fondateur, «comme le montre cette mise à jour qui permet à SiFive d’être le premier à proposer un portefeuille complet de microarchitectures RISC-V avec un enseignement intégré. trace, pris en charge par les principaux fournisseurs de logiciels. Le développement de plate-forme basé sur SiFive est maintenant plus simple et plus robuste que jamais, ce qui a permis au secteur d'être facile à adopter. ” SiFive continue sur sa lancée avec l'évolution rapide de l'activation de la conception de silicium, de l'IP RISC-V et du support de solution proposé par la société. Pour plus de détails sur l'activation de SiFive Trace and Debug dans la mise à jour trimestrielle de SiFive Q3, visitez https://www.sifive.com/blog/making-it-easy-to-do-it-right.

L'équipe LLVM a annoncé la publication de la version stable de LLVM 9; bien que LLVM 9.0 ait manqué sa date de sortie prévue, le 28 août. LLVM 9.0 RC3 est disponible plus tôt ce mois-ci. Avec LLVM 9, la cible RISC-V est maintenant hors du mode expérimental et activée par défaut. Parmi les autres modifications, citons l'amélioration de la prise en charge d'asm goto dans la cible MIPS, la prise en charge au niveau assembleur ajoutée à l'architecture Armv8.1-M, ​​le nouvel attribut de paramètre immarg ajouté à LLVM IR, etc. LLVM 9 explore également de nombreuses corrections de bogues, optimisations et améliorations des diagnostics. LLVM 9 présente également un support expérimental pour C ++ dans Clang 9.

LLVM 9.0 has finally made the “experimental” RISC-V LLVM backend “official” and will be enabled by default. This means that it no longer needs to be enabled by LLVM_EXPERIMENTAL_TARGETS_TO_BUILD. The RISC-V Target has full codegen support for the RV32I and RV64I based RISC-V instruction set variants, along with the MAFDC standard extensions.

Explaining the reason behind this update, Alex Bradbury, CTO and Co-Founder of the lowRISC said, “As well as being more convenient for end users, this also makes it significantly easier for e.g. Rust/Julia/ Swift and other languages using LLVM for code generation to do so using the system-provided LLVM libraries. This will make life easier for those working on RISC-V ports of Linux distros encountering issues with Rust dependencies.”

Le nouveau noyau Linux 5.3 apporte son lot de nouveautés pour l'architecture RISC-V dont le support ne cesse de s'améliorer. 

• Hugepage support
• “Image” header support for RISC-V kernel binaries, compatible with the current ARM64 “Image” header
• Initial page table setup now split into two stages
• CONFIG_SOC support (starting with SiFive SoCs)
• Avoid reserving memory between RAM start and the kernel in setup_bootmem()
• Enable high-res timers and dynamic tick in the RV64 defconfig
• Remove long-deprecated gate area stubs
• MAINTAINERS updates to switch to the newly-created shared RISC-V git tree, and to fix a get_maintainers.pl issue for patches involving SiFive E-mail addresses
• Add support for the new clone3 syscall for RV64, relying on the generic support
• Add DT data for the gigabit Ethernet controller on the SiFive FU540 and the HiFive Unleashed board
• Update MAINTAINERS to add Paul Walmsley to the arch/riscv maintainers’ list
• Add support for PCIe message-signaled interrupts by reusing the generic header file

Après la première 1ère réunion RISC-V qui s'est tenue à Grenoble en octobre 2018, la deuxième édition se tiendra à Paris les 1er et 2 octobre 2019. Elle est ouverte aux mondes académiques et industriels et abordera plusieurs sujets importants:

- L'impact de l'arrivée de l'open source sur la conception de systèmes sur puce (SoC), de systèmes embarqués ou de cyber-physique (CPS).
- Les questions juridiques et stratégiques de propriété intellectuelle (PI), allant de la gestion publique du code source libre du matériel informatique aux questions de souveraineté.
- Identification des points de collaboration entre les communautés de matériel, de logiciels et de systèmes.
- Faciliter la collaboration entre la recherche universitaire et l'industrie.

Afin de laisser le plus de temps possible aux échanges, le cœur du programme se compose de plusieurs sessions, avec un petit nombre de courtes contributions suivies d'un temps de discussion en groupe. Le programme comprend également un certain nombre de tutoriels sur les problèmes et solutions clés de RISC-V, ainsi que des discours de haut niveau.

Les inscriptions sont ouvertes : https://workshopriscv.inviteo.fr/.
Pour plus d'informations concernant la semaine RISC-V : https://open-src-soc.org/

IAR Systems®, le fournisseur d'avenir d'outils et de logiciels pour le développement intégré, annonce qu'une nouvelle version de la chaîne d'outils IAR Embedded Workbench® pour RISC-V est maintenant disponible. La version 1.11 ajoute la prise en charge d'extensions personnalisées ainsi que d'autres optimisations améliorées pour la vitesse d'exécution du code.

L’un des principaux avantages de l’utilisation de RISC-V est la flexibilité offerte par l’architecture, qui permet aux constructeurs comme aux fournisseurs de systèmes sur puce de concevoir des cœurs personnalisés avec les définitions exactes nécessaires à l’application ou au produit. En ajoutant la prise en charge d'extensions personnalisées, IAR Systems permet à ces sociétés d'exploiter pleinement les fonctionnalités du plus important ensemble d'outils de développement intégrés pour développer des applications basées sur des cœurs personnalisés.

Grâce à une excellente technologie d'optimisation, IAR Embedded Workbench aide les développeurs à s'assurer que l'application répond aux besoins requis et à optimiser l'utilisation de la mémoire intégrée. Cela permet également aux entreprises d’agréger leur valeur en ajoutant des fonctionnalités à une plate-forme existante. La version 1.11 d'IAR Embedded Workbench pour RISC-V ajoute des améliorations supplémentaires pour la vitesse du code, ce qui entraîne des performances nettement supérieures du code généré. Pour assurer la qualité du code, la chaîne d'outils comprend C-STAT® pour l'analyse de code statique intégrée. C-STAT peut aider à prouver la conformité à des normes spécifiques telles que MISRA C: 2004, MISRA C ++: 2008 et MISRA C: 2012, et également détecter les défaillances, les bogues et les vulnérabilités en matière de sécurité définis par le Common Weakness Enumeration (CWE) et un sous-ensemble de CERT C / C ++.

«En utilisant IAR Embedded Workbench pour développer des logiciels pour des noyaux RISC-V personnalisés, les concepteurs bénéficient d'une flexibilité totale en termes d'innovation et de différenciation sans compromettre la qualité ou les performances du code», commente Anders Holmberg, responsable de la stratégie chez IAR Systems. «Nos utilisateurs actuels de la chaîne d’outils signalent des améliorations majeures des performances par rapport à d’autres outils RISC-V. Les équipementiers qui envisagent d’utiliser un noyau RISC-V pour leur prochain projet intégré peuvent avoir la certitude que nous apportons les optimisations les plus performantes en termes de taille et de rapidité, ainsi que l’assistance dont ils ont besoin pour respecter les délais du projet », conclut-il.

 

RISC-V est une architecture de jeu d’instructions (ISA) libre et ouverte. Définir les principes du calcul (RISC). En mai 2019, IAR Systems a publié la première version de IAR Embedded Workbench pour RISC-V. En complément de son offre de produits d'outils puissants, la société fournit un support technique renommé de la part de bureaux du monde entier.

En savoir plus sur www.iar.com/riscv et sur le webinaire technique en direct «Utilisation des extensions ISA personnalisées RISC-V ”le 17 septembre

À propos des systèmes
IAR IAR Systems fournit des outils logiciels et des services pérennes pour le développement intégré, permettant aux entreprises du monde entier de créer les produits d'aujourd'hui et les innovations de demain. Depuis 1983, les solutions d’IAR Systems garantissent qualité, fiabilité et efficacité dans le développement de plus d’un million d’applications intégrées. La société a son siège à Uppsala, en Suède, et des bureaux de vente et de support dans le monde entier. Depuis 2018, Secure Thingz, fournisseur de solutions de sécurité avancées pour les systèmes embarqués dans l'Internet des objets, fait partie des systèmes IAR. IAR Systems Group AB est coté au NASDAQ OMX Stockholm, Mid Cap. En savoir plus sur www.iar.com.

Contacter IAR Systems
Stefan Skarin, directeur général, IAR Systems
Tel: +46 18 16 78 00 E-mail: stefan.skarin@iar.com

SEGGER annonce la prise en charge intégrale du premier microcontrôleur RISC-V basé sur la technologie Flash, disponible dans le commerce, introduit par GigaDevice Semiconductor Inc (GD32V).

Cette prise en charge inclut l'environnement de développement intégré Embedded Studio de SEGGER pour RISC-V, sa sonde de débogage J-Link, le débogueur Ozone leader sur le marché, l'emPack de SEGGER avec embOS RTOS et les bibliothèques logicielles dans les domaines de la communication, du stockage de données, de la compression et de l'IdO, comme ainsi que le portefeuille de programmeurs de production Flasher.

"Ce fut un grand honneur de participer au dévoilement du premier microcontrôleur RISC-V commercial, basé sur la technologie Flash, de GigaDevice à Beijing", a déclaré Rolf Segger. "Nos outils permettent de tirer le meilleur parti de cette nouvelle génération d'appareils. Il s'agit d'une étape importante pour GigaDevice, SEGGER et RISC-V."

La société d'informatique haute performance Nvidia a décrit en détail un autre de ses produits utilisant l'architecture ouverte ISA (RISC-V Instruction Set Architecture), cette fois en tant que cœur d'entrée / sortie dans un accélérateur d'inférence (accélérateur matériel IA) appelé RC18.

Développé par la société l’année dernière et présenté en détail lors de la conférence Hot Chips, le RC18 est un accélérateur hautes performances pour des charges de travail d’inférence en profondeur, offrant 128 billions d’opérations par seconde dans une conception écoénergétique de 13,5 W. Il est construit autour de 16 éléments de processeur (PE), qui ont chacun huit unités d'accumulation de multiplication vectorielle (MAC). Bien que ces fonctionnalités soient propriétaires, les fonctionnalités d'entrée-sortie et de série sont gérées par un seul cœur principal, construit sur l'architecture du jeu d'instructions RISC-V.

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