septembre 2019

L'"Edge computing" attire l'attention de diverses entreprises. Actuellement, il est introduit dans un large éventail de domaines, y compris les automobiles, les soins médicaux, l'industrie et les appareils ménagers. Cependant, les progrès technologiques s'accélèrent et il est nécessaire de concevoir des systèmes capables de gérer de manière flexible non seulement les logiciels mais également les niveaux matériels. «KUMICO Meetup 2019» présente des technologies, des produits et un savoir-faire qui aideront les clients à atteindre les technologies de pointe.

秋葉原 (Akihabara) 23 octobre (mercredi)
大阪 (Osaka) 25 octobre (vendredi)

Tout d’abord, l’introduction du forum ( Introduction):

Avec l'amélioration continue de l'écosystème de puces open source basé sur RISC-V, l'enthousiasme pour l'innovation de puces dans les domaines de l'IdO, de l'IA, de la conduite autonome, des terminaux mobiles, etc. continue de chauffer, et les puces basées sur RISC-V à la maison et à l'étranger Une énorme révolution dans l’ensemble du secteur des puces, des jeux d’instructions aux logiciels système. Construire une plate-forme de communication libre et diversifiée autour de RISC-V, partager l'expérience de recherche et développement de RISC-V et explorer la dynamique technologique de pointe et les tendances de développement de RISC-V constituent à la fois l'esprit de l'open source et l'open source, ainsi que la tendance des avantages mutuels et gagnant-gagnant.

Le comité de la Fondation internationale RISC-V pour la Chine, le laboratoire international RISC-V (RIOS) et l’alliance RISC-V (Open Instruction Ecology) en Chine organiseront conjointement le premier "Premier forum RISC-V en Chine" (le premier RISC en Chine) -V Forum). Le forum se concentrera sur les problèmes techniques clés de l’écosystème de puces basé sur RISC-V, et invitera des experts et des universitaires issus du monde universitaire et de l’industrie dans des domaines connexes à partager la conception des processeurs, les outils de développement, les cœurs IP et les SoC, ainsi que les logiciels système RISC-V. Les résultats de recherche et de développement de pointe favorisent conjointement la prospérité et le développement de concepts de conception de puces open source dans le monde, marquant l’âge d’or du prochain développement de l’architecture informatique.

Site Web: https://crvf2019.github.io   [Le forum a été ouvert pour inscription]

Date: 12-13 novembre 2019

Lieu: Ecole doctorale internationale de Shenzhen, Université Tsinghua, district de Nanshan, Shenzhen, Guangdong, Chine

Organisateur: Laboratoire international à code source ouvert RISC-V (RIOS)

Comité RISC-V Fondation Chine

Alliance pour l'écologie de l'ordre ouvert en Chine (RISC-V) (CRVA)

Organisateur: Tsinghua-Berkeley Shenzhen College (TBSI)

Deuxièmement, le comité d'organisation:

Président du Forum ( président général):

Tan Zhangqi

Tsinghua-Berkeley Shenzhen College Professeur auxiliaire

Directeur adjoint du laboratoire RIOS

Président du Comité directeur ( du président du comité directeur):

Fang Zhixi

Président du comité RISC-V Foundation China

Ancien vice-président d'Intel Corporation

Premier doyen du Intel China Research Institute

Zhier Weiwei Fondateur et scientifique en chef

Président du Comité du programme ( du président du comité de programme):

Bao Yungang

Secrétaire général de l'Alliance Open Order Ecology (RISC-V) de Chine

Chercheur, Institut de technologie informatique, Académie chinoise des sciences

Pengcheng Lab Chef de studio académicien de puces open source

Président de la section locale ( président local):

Chen Weijian

Doyen associé du Collège universitaire Tsinghua-Berkeley de Shenzhen

Troisièmement, le comité de programme:

• Su Yumeng, technologie Jingxin
• Chen Hao, Université Tsinghua
• Dai Weimin, Core Microelectronics
• Dai Donglai, à Xianger Microelectronics
• Hu Zhenbo, noyau de la technologie
• Meng Jianwei, Ali Pingtou
• Song Wei, Institut d'ingénierie de l'information, Académie chinoise des sciences
• Tang Dan, Institut de technologie informatique, Académie chinoise des sciences
• Wu Yanjun, Institut des logiciels, Académie chinoise des sciences
• Cissy Yuan, Rui Sixin

Quatrièmement, les sujets du forum ( sujets):

Le forum met l'accent sur le partage des résultats de la recherche scientifique et de l'expérience technique. Des experts et des universitaires qui ont réalisé des avancées technologiques par la suite dans le cadre de RISC-V et de son écologie logicielle et matérielle chez lui et à l'étranger ont collecté des rapports.

• La conception du cœur de processeur RISC-V couvre une variété de conceptions, telles que des cœurs hautes performances en panne et une faible consommation d'énergie.
• Conception de puce RISC-V basée sur FPGA et IC
• Compilateur, chaîne d'outils (débogueur, suiveur, chargeur, etc.) et support du logiciel système RISC-V
• Flux de conception EDA Open Source (tel que simulateur RTL, synthèse, DFT, lieu et route, etc.)
• Conception d'architecture spécifique à un domaine (telle que AI, IoT, pilote automatique, etc.)
• Conception d'une architecture de sécurité basée sur RISC-V
• Conception IP et SoC basée sur RISC-V
• Spécifications du logiciel système RISC-V et de l'interface du logiciel d'application, etc.
• Pratique RISC-V dans le domaine de l'enseignement

Cinquièmement, directive de soumission ( directive de soumission):

Le forum recueille les rapports dans de brefs articles et le comité de programme décidera de les engager en fonction de la qualité des essais. Les conditions de soumission sont les suivantes:

• Les soumissions en chinois et en anglais sont acceptables, mais le nombre de pages ne doit pas dépasser deux pages (à l'exclusion des références et des annexes).
• Le modèle de rédaction est libre de choix, mais un document pdf est requis (le modèle ACM est recommandé).
• Le manuscrit soumis peut être un document, un rapport technique, etc. non publié (ou publié).
• La méthode d'examen est Open Peer Review, qui n'est pas à double insu. Indiquez l'auteur, l'organisation et l' adresse électronique dans le manuscrit.
• Le forum se concentre sur les avancées techniques de RISC-V et les articles de promotion commerciale ne seront pas acceptés.

Date importante
Date limite de soumission:	20 octobre 2019
Délai de préavis:	27 octobre 2019

Lien de soumission: https://easychair.org/conferences?conf=crvf2019

La dernière version de Renode, le framework de simulation multi-nœuds open source d’Antmicro, ajoute de nouveaux éléments intéressants à votre boîte à outils, ainsi que la prise en charge d’un nombre encore plus grand de plates-formes et de processeurs RISC-V.

Avec ces nouvelles fonctionnalités, il est encore plus facile d’intégrer Renode à la panoplie d'outils pour votre travail quotidien, qu'il s'agisse de développement IoT, de grosses machines multicœurs compatibles avec Linux ou même de co-simulation HW-SW.

Nouvelles plates-formes RISC-V

Nous avons ajouté le support pour deux nouvelles plates-formes. Tout d’abord, le VEGAboard avec RI5CY, un noyau RISC-V 32 bits créé à l’origine pour la plate-forme Pulp. La prise en charge de la carte Renode inclut les modèles UART et à minuterie.

La deuxième plate-forme est le kit d’évaluation Digilent Arty FPGA avec LiteX et VexRiscv - une excellente cible pour commencer à travailler avec l’environnement de construction LiteX.

La prise en charge de LiteX dans Renode a été encore améliorée avec les modèles de périphériques SPI, Control and Status, SPI Flash et GPIO. Étant donné que LiteX est notre choix par défaut (et recommandé!) Pour la plate-forme SoC souple compatible avec les fournisseurs, Linux et Zephyr, il est très important pour de nombreux cas d'utilisation internes et externes.

La version 1.8 ajoute également la prise en charge de Minerva, un processeur souple RISC-V 32 bits, désormais disponible en tant que choix pour le SoC LiteX.

Pour une liste complète des plates-formes prises en charge, vous pouvez vous référer directement à la documentation de Renode.

Nouvelles capacités de co-simulation

Avec les fonctionnalités de co-simulation avec Verilator introduites pour la première fois dans Renode 1.7.1, nous poursuivons sur cette voie dans la version 1.8 avec encore plus d'options.

En ajoutant un modèle de pont EtherBone à la plate-forme, vous pouvez désormais connecter une simulation exécutée sous Renode à des périphériques connectés à un bus WishBone sur un véritable FPGA. Cela vous permet de développer des logiciels dans un environnement Renode bien contrôlé, tout en utilisant les modèles HDL précis que vous avez déjà. Nous avons également ajouté une démo de pont EtherBone basée sur Fomu, une carte de développement FPGA ouverte et minuscule qui s’insère dans un port USB, avec des instructions pour l’exécuter localement.

Débogage GDB multi-core

L'un des changements les plus remarquables de cette version est une amélioration majeure du support et de la convivialité du débogueur GNU (GDB).

Avant la version 1.8, chaque cœur de processeur devait être exposé avec un serveur GDB distinct. Mais cette simplification ne ressemblait pas à des scénarios réels, dans lesquels vous vous attendriez à ne connecter qu’une seule instance GDB, même pour un périphérique multicœur. Maintenant, après d'importantes modifications de l'API et l'extension de la prise en charge du protocole distant GDB de Renode en implémentant un ensemble de nouvelles commandes, le serveur GDB est démarré au niveau de la machine au lieu du niveau de l'unité centrale et peut gérer plusieurs cœurs à la fois. Pour en savoir plus sur le débogage multicœur dans Renode, consultez notre note de blog Technology Showcase.

Renode - arrive dans le cloud près de chez vous

Outre les récents développements de la version 1.8, Renode a également de gros changements à annoncer. Antmicro parraine l'ORConf de la fondation FOSSi les 27 et 29 septembre à Bordeaux. Si vous souhaitez savoir quelle sera la suite des événements, ne manquez pas notre exposé de samedi «Renode - Simulation Open Source pour le développement rapide de systèmes complexes, à venir à un nuage près de chez vous ».

Que vous travailliez sur un système IoT multi-nœuds ou que vous prototypiez un nouveau SoC basé sur RISC-V, et que vous souhaitiez utiliser Renode pour votre projet, vous pourrez itérer plus rapidement dans votre cycle de développement et améliorer votre méthodologie de test. nous à contact@renode.io.

Andes Technology Corporation (TWSE: 6533), membre fondateur de la fondation RISC-V et principal fournisseur de cœurs de processeurs intégrés à 32/64 bits avec des solutions desservant plus d’un milliard de SoC diversifiés par an, et Dover Microsystems, la première société à immuniser les processeurs contre des classes entières d’attaques réseau, annonce un partenariat stratégique visant à fournir une solution de sécurité réseau professionnelle pour RISC-V. La technologie CoreGuard® de Dover est la seule solution pour les systèmes embarqués qui empêche l'exploitation des vulnérabilités logicielles. La technologie IP CoreGuard de Dover s’intègre aux processeurs RISC-V d’Andes pour protéger contre 94% des vulnérabilités logicielles connues, notamment des dépassements de mémoire tampon à 100%, l’injection de code, l’exfiltration de données et des violations de la sécurité.

Les processeurs RISC-V Andes sont basés sur l'architecture AndeStar ™ V5, qui maintient la compatibilité totale avec la technologie RISC-V et hérite ainsi de ses avantages compacts, modulaires et extensibles. En outre, l'architecture AndeStar V5 offre aux fonctionnalités étendues d'Andes déjà éprouvées dans les processeurs AndesCore ™ V3 à volume élevé une efficacité et des avantages pour les applications intégrées avec des performances, une taille de code et un support de développement améliorés. Les cœurs Andes RISC-V comprennent le N22 32 bits ultra-compact pour des applications telles que les microcontrôleurs d’entrée de gamme et le traitement de protocole profondément intégré, le D25F 32 bits pour les applications de traitement du signal, le N25F / NX25F 32/64 bits pour le contrôle à grande vitesse tâches intensives ou applications intensives à virgule flottante, A25 / AX25 pour les applications basées sur Linux et A25MP / AX25MP pour les applications multicœurs à cohérence du cache.

La technologie de CoreGuard de Dover Microsystems agit comme un garde du corps pour le processeur hôte, surveillant chaque instruction exécutée pour s’assurer qu’elle est conforme à un ensemble défini de règles de sécurité, de confidentialité et de confidentialité, appelées micropolicies, définissant avec précision le comportement autorisé par rapport au comportement interdit. CoreGuard conserve des métadonnées pertinentes pour la micropolicyque pour chaque mot en mémoire, puis utilise ces métadonnées pour recouper chaque instruction traitée par rapport au jeu de micropolitiques installé. Si une instruction enfreint une micropolicy, le matériel CoreGuard Policy Enforcer l'empêche de s'exécuter avant que tout dommage ne soit causé. CoreGuard Policy Enforcer RTL est concédé sous licence et livré sous la forme d'un ensemble de fichiers de conception SystemVerilog. Dover inclut l’ensemble de base de micropolitiques CoreGuard qui protège tous les systèmes intégrés.

"Andes est déterminée à fournir les meilleures solutions RISC-V pour aider ses clients à concevoir des systèmes sur puce dépassant leurs attentes. Nous comprenons que la sécurité du réseau est une préoccupation majeure de nombreuses applications IoT", a déclaré le Dr Charlie Su, directeur de la technologie et vice-président exécutif de Andes Technology. “Avec la solution pré-intégrée et vérifiée de la technologie CoreGuard de Dover Microsystems, leader du secteur, et les processeurs RISC-V à la pointe de la performance, dotés de nombreuses fonctionnalités pour les systèmes embarqués de Andes Technology, les concepteurs de SoC accèdent rapidement à un RISC-V mature. solution aux performances et à la sécurité réseau exceptionnelles. "

"Notre CoreGuard silicon IP s'intègre aux processeurs RISC existants pour protéger les systèmes embarqués contre les menaces contre la sécurité, la sécurité et la confidentialité", a déclaré Jothy Rosenberg, fondateur et PDG de Dover Microsystems. «L’intégration de CoreGuard au processeur AndesCore RISC-V de haute qualité est simple et nette, offrant aux clients la solution de sécurité la plus puissante et la plus facile à adopter qui immunise les SoC contre les cyberattaques basées sur le réseau.»

SiFive, Inc. a annoncé la disponibilité générale de la dernière mise à jour de SiFive Core IP et de SiFive Core Designer lors de la mise à jour trimestrielle du troisième trimestre de 2019. Cette version est spécifiquement axée sur l’activation des fonctionnalités de traçage et de débogage dans le développement d’une conception de SoC configurable. L’analyse en temps réel activée via le traçage permet de mieux comprendre les interactions entre les logiciels et le matériel afin d’accélérer le développement, le débogage et la validation. Pour atteindre cet objectif, la gamme complète de SiFive Core IP est désormais activée avec les fonctionnalités de traçage d'instructions du Nexus 5001 ™. La configuration d'un projet SiFive Core IP avec des fonctions de trace avancées peut désormais être effectuée dans SiFive Core Designer. La conception complexe de base, y compris les codeurs de traçage Nexus 5001 ™, est configurée dans l’environnement cloud de SiFive et livrée pré-intégrée et vérifiée dans un package unique afin d’économiser du temps, de l’argent et des ressources d’ingénierie pour les concepteurs sur silicium. Les contributions Open Source sont une valeur fondamentale pour SiFive et sont clairement démontrées par la disponibilité immédiate d'un décodeur Nexus 5001 ™ Trace multi-plateforme, basé sur C ++ et open source, pour RISC-V sur Github, afin de faciliter l'intégration dans le débogage existant. et trace des environnements. Grâce à l'utilisation du système de suivi Nexus 5001 ™, les processeurs RISC-V SiFive sont pris en charge par un certain nombre d'outils de premier plan dans l'industrie: «En tant que leader dans le domaine du débogage, nous sommes ravis de collaborer avec SiFive pour étendre les offres de trace et de débogage disponibles pour RISC-V», a déclaré Anders Holmberg, responsable de la stratégie chez IAR Systems. «Notre mission est de faciliter le développement de logiciels. , plus rapide et plus robuste, et nous sommes certains que les fonctionnalités de débogage et de traçage que SiFive ajoute ajoutent à cette vision. Nous continuerons à collaborer et à partager nos connaissances afin de nous assurer que la communauté RISC-V aura accès aux outils nécessaires pour faire progresser le développement de RISC-V. ” «En tant que fournisseur de premier plan dans l’espace de débogage intégré, Lauterbach est heureux d’adopter SiFive Core IP dans le cadre de sa prise en charge du traçage et du débogage», a déclaré Stephan Lauterbach, CTO de Lauterbach. «La mission de Lauterbach est d’accélérer le développement de logiciels. Les fonctions de débogage et de traçage de SiFive dans notre gamme de produits répondent à cette vision. La dynamique de SiFive et son excellent engagement dans le secteur ont fait que la décision d'investir dans le support de débogage et de suivi pour le développement SiFive RISC-V est simple. ” «Nous sommes ravis de travailler avec SiFive pour faire progresser le débogage et la trace de RISC-V», a déclaré Rolf Segger de SEGGER Microcontroller. "La décision de mettre les efforts d'ingénierie au service de SiFive Trace IP a été prise facilement, en raison de l'adoption des normes du secteur, de leur dynamisme commercial et de la facilité avec laquelle l'équipe de SiFive a été traitée. Nous pensons que c'est une excellente nouvelle pour SiFive, SEGGER et la communauté RISC-V. " «SiFive continue de diriger l’écosystème RISC-V», a déclaré Yunsup Lee, directeur technique de SiFive et co-fondateur, «comme le montre cette mise à jour qui permet à SiFive d’être le premier à proposer un portefeuille complet de microarchitectures RISC-V avec un enseignement intégré. trace, pris en charge par les principaux fournisseurs de logiciels. Le développement de plate-forme basé sur SiFive est maintenant plus simple et plus robuste que jamais, ce qui a permis au secteur d'être facile à adopter. ” SiFive continue sur sa lancée avec l'évolution rapide de l'activation de la conception de silicium, de l'IP RISC-V et du support de solution proposé par la société. Pour plus de détails sur l'activation de SiFive Trace and Debug dans la mise à jour trimestrielle de SiFive Q3, visitez https://www.sifive.com/blog/making-it-easy-to-do-it-right.

L'équipe LLVM a annoncé la publication de la version stable de LLVM 9; bien que LLVM 9.0 ait manqué sa date de sortie prévue, le 28 août. LLVM 9.0 RC3 est disponible plus tôt ce mois-ci. Avec LLVM 9, la cible RISC-V est maintenant hors du mode expérimental et activée par défaut. Parmi les autres modifications, citons l'amélioration de la prise en charge d'asm goto dans la cible MIPS, la prise en charge au niveau assembleur ajoutée à l'architecture Armv8.1-M, ​​le nouvel attribut de paramètre immarg ajouté à LLVM IR, etc. LLVM 9 explore également de nombreuses corrections de bogues, optimisations et améliorations des diagnostics. LLVM 9 présente également un support expérimental pour C ++ dans Clang 9.

LLVM 9.0 has finally made the “experimental” RISC-V LLVM backend “official” and will be enabled by default. This means that it no longer needs to be enabled by LLVM_EXPERIMENTAL_TARGETS_TO_BUILD. The RISC-V Target has full codegen support for the RV32I and RV64I based RISC-V instruction set variants, along with the MAFDC standard extensions.

Explaining the reason behind this update, Alex Bradbury, CTO and Co-Founder of the lowRISC said, “As well as being more convenient for end users, this also makes it significantly easier for e.g. Rust/Julia/ Swift and other languages using LLVM for code generation to do so using the system-provided LLVM libraries. This will make life easier for those working on RISC-V ports of Linux distros encountering issues with Rust dependencies.”

Le nouveau noyau Linux 5.3 apporte son lot de nouveautés pour l'architecture RISC-V dont le support ne cesse de s'améliorer. 

• Hugepage support
• “Image” header support for RISC-V kernel binaries, compatible with the current ARM64 “Image” header
• Initial page table setup now split into two stages
• CONFIG_SOC support (starting with SiFive SoCs)
• Avoid reserving memory between RAM start and the kernel in setup_bootmem()
• Enable high-res timers and dynamic tick in the RV64 defconfig
• Remove long-deprecated gate area stubs
• MAINTAINERS updates to switch to the newly-created shared RISC-V git tree, and to fix a get_maintainers.pl issue for patches involving SiFive E-mail addresses
• Add support for the new clone3 syscall for RV64, relying on the generic support
• Add DT data for the gigabit Ethernet controller on the SiFive FU540 and the HiFive Unleashed board
• Update MAINTAINERS to add Paul Walmsley to the arch/riscv maintainers’ list
• Add support for PCIe message-signaled interrupts by reusing the generic header file

Après la première 1ère réunion RISC-V qui s'est tenue à Grenoble en octobre 2018, la deuxième édition se tiendra à Paris les 1er et 2 octobre 2019. Elle est ouverte aux mondes académiques et industriels et abordera plusieurs sujets importants:

- L'impact de l'arrivée de l'open source sur la conception de systèmes sur puce (SoC), de systèmes embarqués ou de cyber-physique (CPS).
- Les questions juridiques et stratégiques de propriété intellectuelle (PI), allant de la gestion publique du code source libre du matériel informatique aux questions de souveraineté.
- Identification des points de collaboration entre les communautés de matériel, de logiciels et de systèmes.
- Faciliter la collaboration entre la recherche universitaire et l'industrie.

Afin de laisser le plus de temps possible aux échanges, le cœur du programme se compose de plusieurs sessions, avec un petit nombre de courtes contributions suivies d'un temps de discussion en groupe. Le programme comprend également un certain nombre de tutoriels sur les problèmes et solutions clés de RISC-V, ainsi que des discours de haut niveau.

Les inscriptions sont ouvertes : https://workshopriscv.inviteo.fr/.
Pour plus d'informations concernant la semaine RISC-V : https://open-src-soc.org/

IAR Systems®, le fournisseur d'avenir d'outils et de logiciels pour le développement intégré, annonce qu'une nouvelle version de la chaîne d'outils IAR Embedded Workbench® pour RISC-V est maintenant disponible. La version 1.11 ajoute la prise en charge d'extensions personnalisées ainsi que d'autres optimisations améliorées pour la vitesse d'exécution du code.

L’un des principaux avantages de l’utilisation de RISC-V est la flexibilité offerte par l’architecture, qui permet aux constructeurs comme aux fournisseurs de systèmes sur puce de concevoir des cœurs personnalisés avec les définitions exactes nécessaires à l’application ou au produit. En ajoutant la prise en charge d'extensions personnalisées, IAR Systems permet à ces sociétés d'exploiter pleinement les fonctionnalités du plus important ensemble d'outils de développement intégrés pour développer des applications basées sur des cœurs personnalisés.

Grâce à une excellente technologie d'optimisation, IAR Embedded Workbench aide les développeurs à s'assurer que l'application répond aux besoins requis et à optimiser l'utilisation de la mémoire intégrée. Cela permet également aux entreprises d’agréger leur valeur en ajoutant des fonctionnalités à une plate-forme existante. La version 1.11 d'IAR Embedded Workbench pour RISC-V ajoute des améliorations supplémentaires pour la vitesse du code, ce qui entraîne des performances nettement supérieures du code généré. Pour assurer la qualité du code, la chaîne d'outils comprend C-STAT® pour l'analyse de code statique intégrée. C-STAT peut aider à prouver la conformité à des normes spécifiques telles que MISRA C: 2004, MISRA C ++: 2008 et MISRA C: 2012, et également détecter les défaillances, les bogues et les vulnérabilités en matière de sécurité définis par le Common Weakness Enumeration (CWE) et un sous-ensemble de CERT C / C ++.

«En utilisant IAR Embedded Workbench pour développer des logiciels pour des noyaux RISC-V personnalisés, les concepteurs bénéficient d'une flexibilité totale en termes d'innovation et de différenciation sans compromettre la qualité ou les performances du code», commente Anders Holmberg, responsable de la stratégie chez IAR Systems. «Nos utilisateurs actuels de la chaîne d’outils signalent des améliorations majeures des performances par rapport à d’autres outils RISC-V. Les équipementiers qui envisagent d’utiliser un noyau RISC-V pour leur prochain projet intégré peuvent avoir la certitude que nous apportons les optimisations les plus performantes en termes de taille et de rapidité, ainsi que l’assistance dont ils ont besoin pour respecter les délais du projet », conclut-il.

 

RISC-V est une architecture de jeu d’instructions (ISA) libre et ouverte. Définir les principes du calcul (RISC). En mai 2019, IAR Systems a publié la première version de IAR Embedded Workbench pour RISC-V. En complément de son offre de produits d'outils puissants, la société fournit un support technique renommé de la part de bureaux du monde entier.

En savoir plus sur www.iar.com/riscv et sur le webinaire technique en direct «Utilisation des extensions ISA personnalisées RISC-V ”le 17 septembre

À propos des systèmes
IAR IAR Systems fournit des outils logiciels et des services pérennes pour le développement intégré, permettant aux entreprises du monde entier de créer les produits d'aujourd'hui et les innovations de demain. Depuis 1983, les solutions d’IAR Systems garantissent qualité, fiabilité et efficacité dans le développement de plus d’un million d’applications intégrées. La société a son siège à Uppsala, en Suède, et des bureaux de vente et de support dans le monde entier. Depuis 2018, Secure Thingz, fournisseur de solutions de sécurité avancées pour les systèmes embarqués dans l'Internet des objets, fait partie des systèmes IAR. IAR Systems Group AB est coté au NASDAQ OMX Stockholm, Mid Cap. En savoir plus sur www.iar.com.

Contacter IAR Systems
Stefan Skarin, directeur général, IAR Systems
Tel: +46 18 16 78 00 E-mail: stefan.skarin@iar.com