RISC-V

SiFive RISC-V

SiFive et CEVA s’associent pour apporter des processeurs d’intelligence artificielle RISC-V sur les marchés traditionnels

SiFive, Inc., important fournisseur de solutions commerciales IP et de silicium RISC-V et CEVA, Inc. (NASDAQ: CEVA), le principal concédant de licence de technologies de connectivité sans fil et de détection intelligente, a annoncé aujourd'hui un nouveau partenariat pour permettre la conception et création de processeurs Edge AI spécifiques au domaine à très faible consommation pour une gamme de marchés finaux à haut volume. Le partenariat, dans le cadre du programme DesignShare de SiFive, est centré sur les processeurs RISC-V, les cœurs DSP de CEVA, les processeurs AI et les logiciels, qui seront conçus dans des SoC ciblant un éventail de marchés finaux où les réseaux de neurones sur l'appareil déduisant la prise en charge de l'imagerie, de l'ordinateur des applications de vision, de reconnaissance vocale et de fusion de capteurs sont nécessaires. Les marchés finaux initiaux comprennent la maison intelligente, l'automobile, la robotique, la sécurité et la surveillance, la réalité augmentée, l'industrie et l'IoT.

 

Traitement d'apprentissage automatique

Les SoC spécifiques au domaine qui peuvent gérer le traitement d'apprentissage automatique sur l'appareil devraient devenir courants, car les charges de travail de traitement des appareils incluent de plus en plus un mélange de logiciels traditionnels et de réseaux de neurones profonds efficaces pour maximiser les performances, la durée de vie de la batterie et ajouter de nouvelles fonctionnalités intelligentes. L'inférence de l'IA basée sur le cloud ne convient pas à beaucoup de ces appareils en raison de problèmes de sécurité, de confidentialité et de latence. SiFive et CEVA relèvent directement ces défis en développant une gamme de concepteurs de processeurs AI évolutifs spécifiques au domaine, avec un équilibre optimal entre le traitement, l'efficacité énergétique et les coûts.

Les SoCs Edge AI sont pris en charge par le compilateur primé de logiciels d'apprentissage automatique CDNN Deep Neural Network de CEVA qui crée un logiciel d'exécution entièrement optimisé pour les processeurs de vision CEVA-XM, les DSP audio CEVA-BX et les processeurs NeuPro AI. Destiné aux appareils intégrés grand public, CDNN intègre une large gamme d'optimisations de réseau, des algorithmes de quantification avancés, une gestion des flux de données et des bibliothèques CNN et RNN de calcul entièrement optimisées dans une solution holistique qui permet de déployer des modèles d'IA formés dans le cloud sur des appareils de périphérie. pour le traitement d'inférence. CEVA fournira également une plate-forme de développement complète pour les partenaires et développeurs basée sur les architectures CEVA-XM et NeuPro pour permettre le développement d'applications d'apprentissage en profondeur à l'aide du CDNN, ciblant tout réseau avancé, ainsi que des outils DSP et des bibliothèques pour l'audio et la voix pré - et les charges de travail de post-traitement.

 

Programme SiFive DesignShare

Le programme SiFive DesignShare IP offre un processus simplifié aux entreprises qui cherchent à s'associer à des fournisseurs de premier plan pour fournir une IP de silicium premium pré-intégrée pour la mise sur le marché de nouveaux SoC. Dans le cadre du modèle commercial de SiFive pour l'octroi de licences IP lorsqu'elles sont prêtes pour la production de masse, la flexibilité et le choix du programme IP DesignShare réduisent la complexité de la négociation des contrats et des accords de licence pour accélérer la mise sur le marché grâce à un prototypage plus simple, sans formalités administratives légales et sans Paiement Upfront.

«Le partenariat de CEVA avec SiFive permet la création de SoC Edge AI qui peuvent être rapidement et savamment adaptés aux charges de travail, tout en conservant la flexibilité nécessaire pour prendre en charge de nouvelles innovations dans le domaine de l'apprentissage automatique», a déclaré Issachar Ohana, vice-président exécutif, Ventes mondiales chez CEVA. «Nos DSP et processeurs d'intelligence artificielle leaders du marché, associés au compilateur de logiciels d'apprentissage machine CDNN, permettent à ces SoC d'intelligence artificielle de simplifier le déploiement de modèles d'intelligence artificielle formés dans le cloud dans des appareils intelligents et offrent une offre convaincante à quiconque souhaite tirer parti de la puissance de l'intelligence artificielle à le bord."

«L'activation de conceptions de processeurs à la pointe de la technologie et à l'épreuve du temps est une étape clé de la mission de SiFive de déverrouiller des feuilles de route technologiques», a déclaré le Dr Naveed Sherwani, président et chef de la direction de SiFive. «L'évolution rapide des modèles d'IA combinée aux exigences de faible puissance, de faible latence et de hautes performances exige une approche flexible et évolutive de la conception IP et SoC que notre portefeuille commun CEVA / SiFive est superbement positionné pour fournir. Le résultat est un temps de mise sur le marché plus court, tout en abaissant les barrières à l'entrée pour les fabricants d'appareils afin de créer des produits puissants et différenciés. »

 

Disponibilité
Le programme DesignShare de SiFive, comprenant les DSP audio CEVA-BX, les DSP Vision CEVA-XM et les processeurs NeuPro AI, est disponible dès maintenant. Visitez sifive.com/designshare pour plus d'informations.

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ONiO.zero un microcontrôleur RISC-V qui fonctionne sans batterie et sans alimentation

ONiO, le spécialiste norvégien de l'Internet des objets (IoT) axé sur les soins de santé, a annoncé ONiO.zero, un microcontrôleur à très faible puissance basé sur RISC-V capable de fonctionner entièrement à partir de l'énergie récoltée - sans avoir besoin d'une batterie ou d'une alimentation.

"ONiO.zero est un microcontrôleur sans fil à très faible consommation d'énergie qui utilise la technologie de récupération d'énergie (...) Cela signifie que l'ONiO.zero fonctionne uniquement avec l'énergie de son environnement. Pas de pile bouton, pas de supercap, pas de lithium, pas de batterie du tout - mais toujours une tonne de puissance."

"Les solutions basées sur la batterie s'accompagnent de la mise en garde inévitable du remplacement de la batterie, ce qui se traduit par un coût supplémentaire, tout au long de leur propriété. ONiO.zero contourne ce point douloureux et réduit le coût de propriété. Il peut être utilisé pour alimenter des capteurs et des appareils pendant des années, sans avoir à penser à l'entretien - déployez et oubliez. ONiO.zero est autoalimenté et prend en charge une large gamme de sources d'alimentation, des bandes RF multifréquences prenant en charge le GSM et l'ISM aux sources externes en option telles que l'énergie solaire, piézoélectrique, thermique et voltaïque cellules."

Le microcontrôleur lui-même est basé sur l'architecture du jeu d'instructions RISC-V gratuit et open source - en particulier, RV32EMC - fonctionnant jusqu'à 24 MHz lorsqu'il est alimenté à 1,8 V. Le contrôleur fonctionne également à des tensions plus faibles, lorsque cela est nécessaire: 1 V vous donne 6 MHz, 0,8 V vous donne 1 MHz, et la puce continuera à fonctionner - bien qu'à des vitesses toujours décroissantes - jusqu'à 450 mV, affirme la société. Il y a 1 Ko de ROM de masque et 2 Ko de RAM inclus, ainsi que 8 à 32 Ko de stockage flash ultra-basse consommation capable de 100 000 cycles d'écriture et lisible jusqu'à 850 mV.

L'ONiO.zero comprend également un émetteur Bluetooth Low Energy (BLE) sans cristal capable de fonctionner à des tensions aussi basses que 850 mV, un émetteur IEEE 802.15.4 ultra-large bande (UWB) fonctionnant dans la bande 3,5-10 GHz, et un émetteur radio MICS 433 MHz en option pour une utilisation industrielle, scientifique et médicale (ISM).

L'énergie de la puce est fournie gracieusement par un redresseur de radiofréquence interne, récupérant la puissance des bandes 800/900/1800 et 1900 / 2400MHz (ISM et GSM). Pour les environnements sans énergie radiofréquence suffisante pour alimenter la puce de manière fiable, la «fabrique d'énergie interne» prend en charge les cellules photovoltaïques jusqu'à 400 mV, les sources piézoélectriques et thermiques de 1,8 V à 3,6 V.

Plus d'informations sur ONiO.zero sont disponibles dans la fiche technique, publiée sur demande sur la page officielle du produit.

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Western Digital annonce deux nouveaux cœurs SweRV RISC-V pour les microcontrôleurs avec 6.3 CoreMark/MHz

Western Digital a ajouté deux nouveaux cœurs de processeur RISC-V - le SweRV Core EH2 et le SweRV Core EL2 - dans sa gamme SweRV de CPU microcontrôleurs. Et, conformément aux pièces passées, la société a mis gratuitement à la disposition de l'industrie son abstraction de conception de niveau de transfert de registre (RTL). En outre, la société a également présenté la première conception matérielle de référence pour la mémoire cohérente de cache OmniXtend sur le protocole Ethernet, et transféré la gestion et le support de l'architecture à Chips Alliance.

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Samsung utilisera les cœurs SiFive RISC-V pour les ses SoC dédiés à l’automobile et à la 5G

Au sommet annuel RISC-V de cette semaine, Samsung a dévoilé l'utilisation des cœurs RISC-V de SiFive pour les puces à venir pour une variété d'applications. L'entreprise rejoint une liste croissante de sociétés de haute technologie de premier plan qui ont adopté l'architecture RISC-V.

L'une des applications dans lesquelles Samsung utilise les cœurs RISC-V est le traitement RF mmWave par ses prochains modules frontaux RF 5G. Ce dernier sera utilisé pour les smartphones phares 5G de Samsung, qui devraient arriver en 2020. Les cœurs RISC-V seront également utilisés pour les capteurs d'image AI, la gestion de la sécurité, l'informatique et le contrôle AI.

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Cobham lance une gamme de processeurs RISC-V

Cobham Gaisler a annoncé aujourd'hui lors du sommet RISC-V à San Jose, en Californie, qu'il allait lancer une nouvelle gamme de cœurs (IP) de processeur qui implémente l'architecture de jeu d'instructions RISC-V (ISA). Le noyau IP du processeur NOEL-V, le premier produit de la famille, sera mis à disposition le 25 décembre pour téléchargement dans les FPGA Kintex UltraSCALE de Xilinx.

Cobham est un membre de niveau or de la Fondation RISC-V, qui dirige le développement et l'adoption futurs de l'architecture de jeu d'instructions RISC-V (ISA), une architecture de jeu d'instructions ouverte et gratuite qui permet une nouvelle ère d'innovation de processeur grâce à l'open collaboration standard. Cobham a également annoncé aujourd'hui un nouveau cœur de processeur LEON5, élargissant ainsi son portefeuille de processeurs SPARC.

 

«Il a été facile de tirer parti de notre vaste expérience des précédents développements du processeur RISC pour les applications spatiales et de mettre tout cela dans la conception du nouveau processeur NOEL-V ciblant également les applications terrestres. Notre objectif a été de créer une solution qui peut rivaliser avec d'autres implémentations RISC-V et en même temps être utile pour nos clients spatiaux traditionnels. Et nous publions également la version de base dans la variante open source gratuite de notre bibliothèque de base IP VHDL, conformément à ce que nous avons fait dans le passé avec nos cœurs IP de processeur. », A déclaré Nils-Johan Wessman, chef de projet RISC-V, Cobham Gaisler.

«Cobham est ravi d'ajouter notre première implémentation en interne d'un cœur de processeur RISC-V à notre portefeuille de processeurs actuel», a déclaré Sandi Habinc, directeur général de Cobham Gaisler. «L'ajout d'une gamme de produits de processeurs RISC-V renforce les capacités de Cobham à offrir des solutions de processeur fiables à des clients également en dehors du domaine spatial.» Pour plus d'informations sur le processeur NOEL-V de Cobham Gaisler, veuillez visiter le site www.cobhamaes.com/noel-v.

«Depuis près de 20 ans, les processeurs LEON de Cobham, qui sont basés sur le SPARC ISA ouvert, ont été utilisés dans les solutions de microélectronique RadHard et High Reliability dans des centaines de vaisseaux spatiaux en raison de leur riche ensemble de fonctionnalités et de leur fiabilité», a déclaré Jan Andersson, directeur de l'ingénierie. , Cobham Gaisler. «Nous avons l'intention de lancer des produits basés sur le RISC-V ISA en parallèle avec le développement de nos produits basés sur des processeurs LEON SPARC, y compris le cœur de processeur LEON5.»

«Xilinx est heureux de voir Cobham Gaisler étendre son offre avec NOEL-V pour intégrer RISC-V ISA à son portefeuille IP de processeurs», a déclaré Simon George, directeur du marketing des plates-formes embarquées. «En tant qu'architecture de processeur open source émergente, NOEL-V est désormais une option viable pour le traitement de base souple dans notre portefeuille FPGA axé sur l'espace.»

Le produit RISC-V initial sera un coeur (IP) de processeur compatible RV64GC, une architecture 64 bits, écrite en VHDL. Le processeur sera entièrement intégré à la bibliothèque de base IP GRLIB VHDL de Cobham. GRLIB offre une multitude d'interfaces et de fonctions telles que l'interconnexion série haute vitesse, le chiffrement, la compression, etc., auxquelles le processeur RISC-V peut s'interfacer. Il sera complété par la mise à niveau du moniteur de débogage logiciel GRMON3 pour prendre en charge la nouvelle ISA.

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Wind River annonce la prise en charge de RISC-V pour VxWorks RTOS

Wind River®, un des leaders dans la fourniture de logiciels pour la périphérie de réseau intelligente, a annoncé aujourd'hui la prise en charge de l'architecture ouverte RISC-V pour son système d'exploitation  temps réel (RTOS) VxWorks® leader de l'industrie. VxWorks est le système d'exploitation temps réel (RTOS) commercial le plus largement déployé pour prendre en charge l'architecture de jeu d'instructions matérielles ouvertes (ISA) RISC-V. La société a également rejoint la Fondation RISC-V, un consortium à but non lucratif chargé de normaliser, protéger et promouvoir RISC-V ISA ainsi que son écosystème matériel et logiciel pour une utilisation dans tous les appareils informatiques.

L'ajout de la prise en charge RISC-V pour VxWorks fait suite à la récente vague d'innovations apportées à son système d'exploitation temps réel (RTOS), qui en fait notamment le premier à inclure la prise en charge de C ++ 17, Boost, Python et de la collection de technologies Rust.

«Nous sommes heureux d'accueillir Wind River au sein de la Fondation RISC-V et de notre écosystème mondial», a déclaré Calista Redmond, PDG de la Fondation RISC-V. «VxWorks étend considérablement la portée de RISC-V dans l'espace de développement intégré. nous sommes impatients de poursuivre les développements logiciels de Wind River et de la communauté RISC-V. »

«C'est excitant de voir RISC-V gagner une place significative dans l'industrie car il apporte le dynamisme du développement d'une architecture ouverte au matériel», a déclaré Michel Genard, vice-président des produits chez Wind River. «Wind River est très heureux de continuer à innover VxWorks tout en contribuant au succès de RISC-V avec des collaborations comme celles que nous avons avec SiFive et MicroChip en fournissant un support pour leurs cartes FPGA SoC Unleashed et PolarFire® SoC.»

«La prise en charge de VxWorks pour notre famille de FPGA SoC FPF PolarFire offre une offre extrêmement convaincante pour les concepteurs de systèmes embarqués qui ont de plus en plus besoin de solutions en temps réel et compatibles Linux, à faible consommation d'énergie, thermiquement efficaces et sécurisées», a déclaré Shakeel Peera. , vice-président associé, marketing, unité commerciale FPGA chez Microchip. «Notre partenariat avec Wind River est important dans la mesure où nous travaillons ensemble pour faire progresser l'écosystème et la communauté RISC-V collaboratifs.»

«L'adoption de RISC-V par Wind River dans VxWorks est une grande étape dans l'activation continue de l'écosystème RISC-V», a déclaré le Dr Naveed Sherwani, président et chef de la direction de SiFive. «La possibilité d'exécuter VxWorks sur SiFive Core IP et sur des appareils ouvrira de nouveaux marchés d'applications à travers le monde.»

Wind River présentera VxWorks sur la carte SiFive RISC-V HiFive Unleashed lors du RISC-V Summit à San Jose sur le stand n ° 205 de Microchip, du 10 au 12 décembre 2019.

Wind River est particulièrement bien positionné avec son portefeuille de logiciels complet qui prend en charge une gamme variée de parcours de développement, du prototype et de la conception au développement en passant par le déploiement, que les équipes souhaitent commencer avec l'open source et avoir besoin de Linux, ou d'un RTOS, ou des deux. Cette flexibilité permet aux entreprises de fournir des produits de pointe qui s'appuient sur les dernières innovations communautaires tout en répondant aux exigences de sécurité, de sûreté et de fiabilité pour les applications critiques.

Plus d'informations sur VxWorks.

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Membre fondateur de la Fondation RISC-V, Andes Technology passe membre Platinium

Andes Technology Corporation (TWSE: 6533), membre fondateur de la fondation RISC-V et principal fournisseur de cœurs de processeurs intégrés à 32/64 bits avec des solutions desservant plus de 1 milliard de SoC diversifiés par an, a annoncé aujourd'hui la mise à niveau son adhésion à la Fondation RISC-V à Platinum.

Andes Technology a rejoint la Fondation RISC-V en 2016 en tant que membre fondateur et a apporté sa vaste expérience dans le développement de processeurs embarqués et dans la prise en charge d'applications diversifiées afin de faire passer RISA-IS ISA à un niveau supérieur. Avec plus de 150 licences commerciales et des livraisons cumulées dépassant 4 milliards de SoC, Andes est le premier fournisseur public d’IP de CPU doté de l’expertise du marché et de la technologie à la base de l’architecture du jeu d’instructions RISC-V open source. L’engagement d’Andes auprès de la communauté RISC-V s’appuie sur sa conviction profonde de l’open source. C'est un contributeur majeur et un mainteneur des logiciels open source RISC-V tels que GNU, LLVM, uBoot et Linux. De plus, en tant que président du groupe de travail P-extension (Packed SIMD / DSP) et coprésident du groupe de travail Fast Interrupt, Andes continue de jouer un rôle clé en contribuant à l'extension de l'architecture à la fondation RISC-V. De plus, les Andes assistent régulièrement aux réunions du comité technique mondial pour surveiller de près et contribuer à d'autres groupes de travail.

Andes participe également aux comités de marketing de la fondation RISC-V et du groupe de travail sur la promotion de l’APAC afin de contribuer à l’expansion mondiale de RISC-V. La société a participé à la plupart des ateliers RISC-V en Asie, en Europe et aux États-Unis, et des roadshows RISC-V d'une journée dans 15 villes du monde entier. Il participe à d'importants événements de l'industrie, tels que Embedded World, DAC, Meetups RISC-V et bien d'autres. En 2019, Andes a donné plus de 100 présentations publiques sur la promotion du RISC-V. Afin de promouvoir davantage RISC-V, Andes produit la série réussie RISC-V CON en Asie et dans la Silicon Valley dans le but de partager les tendances du marché et le développement technologique de pointe avec des passionnés de RISC-V du monde entier.

"L'engagement sans faille des Andes envers RISC-V a continué d'inspirer et de mobiliser un écosystème plus vaste. La Fondation RISC-V est honorée de travailler avec Andes pour accélérer le processus et l'adoption de RISC-V dans le monde entier", a déclaré Calista Redmond, PDG de la Fondation RISC-V.

 

"Le marché mondial de l'IA dans l'IoT devrait atteindre 21,1 milliards de dollars d'ici 2026, avec un taux de croissance annuel composé de 27,1% au cours de la période de prévision", a déclaré Esticast Research. Le choix d'un fournisseur IP de processeur professionnel est la clé du développement de SoC spécialement conçus et d'un délai de mise sur le marché plus rapide pour répondre à cette énorme opportunité. L’ISA RISC-V ouvert, compact, modulaire et extensible, associé à son écosystème étendu, est le choix parfait pour ces SoC intégrés », a déclaré Frankwell Lin, président d’Andes Technology. "Nous sommes ravis d'améliorer notre adhésion à Platinum et de travailler encore plus étroitement avec la communauté RISC-V pour résoudre les problèmes d'applications et d'informatique persistante de l'écosystème intégré."

"Nous avons rejoint la Fondation RISC-V car l'ISA RISC-V s'alignait presque parfaitement avec notre ISA original auto-développé. Nos clients peuvent continuer à utiliser leur environnement de développement intégré AndeSight ™ IDE simplement par la mise à niveau, et nous pouvons passer au fil des ans d’expérience en matière de processeurs IP et de systèmes intégrés auprès de nos nouveaux utilisateurs et clients RISC-V. " a déclaré le Dr Charlie Su, directeur technique et vice-président exécutif d’Andes Technology. «AndesCore ™ fonctionne de 1 à plus de 1 000 cœurs dans un seul SoC dans lequel Andes fournit une grande variété de solutions pour responsabiliser nos clients. En passant à un représentant membre Platinum, nous consacrerons davantage de ressources à l'écosystème RISC-V et mettrons de plus en plus de solutions de traitement sur le marché, enrichissant ainsi la gamme de produits RISC-V. Cela contribue à concrétiser notre vision de l'intégration de RISC-V dans le grand public. »

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Andes présente un processeur révolutionnaire de la série 27 au RISC-V Summit 2019

Le processeur vectoriel configurable permet des performances évolutives dépassant n'importe quel autre cœur IP.

Andes annonce aujourd'hui les processeurs AndesCore ™ 27 et les présentera au RISC-V Summit. La série 27 est le premier cœur RISC-V sous licence à fournir à un détenteur de licence de production l’extension d’instruction vectorielle RISC-V (RVV) et à préserver la bande passante et l’efficacité de la mémoire. Andes a également restructuré son sous-système de mémoire. La première livraison du noyau de processeur a été achevée au premier détenteur de licence Andes, et la sortie de la production est prévue pour le premier trimestre 2020. Dr Charlie Su, directeur technique d'Andes Technology et EVP dévoilera les détails de ce produit novateur au Sommet.

L'avènement de l'IA, de l'AR / VR, de la vision par ordinateur, de la cryptographie et du traitement multimédia nécessite un calcul complexe de gros volumes de données matricielles. Contrairement à la technologie SIMD avancée des autres fournisseurs, qui offre une plage de performances étroite dictée par le contrôle de leur architecture, la spécification RVV envisage un jeu d’instructions puissant avec des tailles de données évolutives, des implémentations de microarchitecture flexibles et des décisions du sous-système de mémoire permettant une optimisation au niveau système. Avec les cœurs de processeur de la série 27, Andes offre ces performances et cette flexibilité sans précédent à la communauté RISC-V et permet pour la première fois aux cœurs RISC-V de combler le vide d'applications que même d'autres fournisseurs n'ont pas pu atteindre.

"La série 27 marque une nouvelle étape importante dans le voyage Andes et RISC-V, et je ne pourrais être plus fier de notre équipe de R & D pour cet exploit", a déclaré Frankwell Lin, président d'Andes. «L’extension RVV propulse RISC-V au-delà de toute technologie centrale de processeur sous licence dans les marchés les plus en vogue, et la confiance de notre titulaire dans l’équipe de R & D permet à Andes d’être le premier à concrétiser cette vision ambitieuse. L'équipe a travaillé ensemble depuis la spécification jusqu'à la livraison en moins de neuf mois. C’est l’un des voyages les plus passionnants de l’histoire des Andes. "

Les séries 27 au départ seront les A27 32 bits, ainsi que les AX27 et NX27V 64 bits. Ils bénéficient des cœurs de la série 25 éprouvés des Andes, qui prennent en charge les dernières spécifications RISC-V, les composants au niveau des sous-systèmes, ainsi que l’activation des écosystèmes grâce aux 14 années de développement de la R & D d’Andes. Les A27 et AX27, conçus pour les applications fonctionnant sous Linux, offrent une bande passante mémoire 50% supérieure à celle de ses prédécesseurs de la série 25. Le NX27V contient une unité de traitement de vecteur (VPU) qui prend en charge le jeu d’instructions vectorielles évolutif RVV, conçu dès le départ pour être une unité de calcul à vectorisation complète semblable à Cray à la croissance incrémentale à partir des instructions SIMD à partir de laquelle certains SIMD avancés ont évolué. En tant que tel, il existe un fichier de registre de vecteurs (VRF) complet comprenant un nombre d'éléments configurable par l'utilisateur par registre. Chaque vecteur peut avoir une longueur arbitraire allant de 64 bits à 512 bits (VLEN) et jusqu'à 4096 bits en combinant jusqu'à huit registres de vecteurs (LMUL). Il permet également à chaque calcul d'entiers, de points fixes, de nombres à virgule flottante et d'autres représentations optimisées pour l'intelligence artificielle d'avoir une largeur de bit comprise entre 4 et 32 ​​bits (SEW) et de gérer les derniers éléments de matrice non divisibles dans la même boucle. La VPU série 27 implémente toutes ces fonctionnalités et dispose de plusieurs unités fonctionnelles pouvant être chaînées. Chacune peut fonctionner dans des pipelines indépendants pour maintenir les débits de calcul nécessaires aux fonctions critiques du noyau. Entièrement configuré, le VPU peut atteindre plus de 30 fois l’accélération mesurée par les fonctions clés de MobileNets, un réseau de neurones à convolution (CNN) populaire. Comparé à la solution SIMD scalaire 128 bits bien connue, le VPU NX27V offre 4 fois plus de puissance de traitement brute par cycle, avec un avantage supplémentaire dû à la plus grande efficacité de l'émission d'instructions vectorielles.

«C’est passionnant de voir quatorze années d’investissement en R & D réunies dans un projet ambitieux», a déclaré le Dr Charlie Su. «De la microarchitecture vectorielle au sous-système mémoire, en passant par tous les écosystèmes nécessaires pour permettre à nos détenteurs de licence, quelle que soit leur ampleur et leur ampleur, les utilisateurs de RISC-V se trouvent aux frontières de ces applications embarquées.

En effet, la série 27 a considérablement élargi son sous-système de mémoire pour suivre la bande passante nécessaire au maintien du débit de calcul de la VPU, ce qui profitera à tous les clients en général, qu’ils utilisent ou non la VPU. La série 27 prend désormais en charge plusieurs accès mémoire, de sorte que les processeurs scalaire et vectoriel ne doivent pas attendre les données en cas d’absence de mémoire cache. De plus, les prélèvements en mémoire cache permettent à la mémoire de préparer les données avant les besoins du processeur, masquant ainsi les erreurs potentielles de la mémoire cache. Enfin, l'interface ACE (Andes Custom Extension) a été étendue pour permettre la personnalisation des instructions afin d'accélérer le chemin de contrôle et d'élargir le chemin de données au noyau.

Prix ​​et disponibilité:

La version bêta du processeur 27 séries a été livrée au premier détenteur de licence Andes au début du mois de décembre 2019, avec la publication de la base de données de production au premier trimestre 2020. 

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Agnisys présentera sa gamme de coeurs RISC-V au RISC-V Summit 2019

Agnisys, Inc., présentera ses solutions éprouvées de conception de SoC et de propriété intellectuelle (IP) aux clients lors du sommet RISC-V, du 10 au 12 décembre 2019. La société se concentrera sur la présentation de la façon dont IDesignSpec avec ARV et ISequenceSpec activent les logiciels, le matériel , des ingénieurs de vérification et de validation pour accélérer leur cycle de développement IP / SoC et atténuer le risque de silicium de premier passage.

Le sommet RISC-V à San Jose rassemble les utilisateurs de la technologie RISC-V, les développeurs et les experts de l'industrie pour trois jours de mise en réseau, partageant les meilleures pratiques sur les problèmes critiques de conception et de vérification, découvrant de nouvelles techniques pour concevoir des silicium, SoC et systèmes avancés sur le processeur RISC-V.

Lors du sommet, Agnisys présentera un flux utilisant les outils logiciels Agnisys, dans lequel les équipes matérielles et logicielles peuvent collaborer efficacement pour créer facilement des IP / SoC basés sur RISC-V ciblant à la fois les ASIC et les FPGA. En utilisant IDesignSpec avec ARV, ils démontreront comment les équipes de conception peuvent générer automatiquement la RTL à partir d'une spécification de registre doré avec des en-têtes C, un environnement de vérification UVM et des modèles de prototypage virtuel pour une variété de plates-formes et de structures de bus telles que TileLink, AMBA® AXI , AMBA® AHB, AMBA® APB, Avalon® et personnalisé.

Agnisys démontrera également la facilité avec laquelle les équipes de conception peuvent automatiser leurs environnements de test pour la simulation, le développement de micrologiciels, l'émulation et la validation post-silicium en créant des séquences de test standard et personnalisées en utilisant une interface graphique ou du texte. Les équipes de développement peuvent utiliser ARV pour créer des tests automatiques pour les adresses IP et utiliser ISequenceSpec pour générer des séquences personnalisées. Les équipes logicielles peuvent tirer parti des séquences pour valider le matériel, identifiant ainsi les problèmes potentiels du système plus tôt dans le cycle de vie du produit.

En outre, Agnisys fournit également une riche bibliothèque standard d'IP périphériques entièrement personnalisables tels que GPIO, I2C, Timer, PIC, DMA, PWM, etc., que les concepteurs peuvent utiliser pour accélérer leur développement SoC.

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De-RISC crée une plateforme RISC-V 100% européenne dédiée à l’espace

Lancé officiellement en octobre, le projet européen Horizon 2020 De-RISC (infrastructure fiable en temps réel pour les ordinateurs critiques pour la sécurité nationale) a réuni un consortium international pour développer une plate-forme matérielle et logicielle basée sur l'ISA RISC-V pour les marchés de l'aviation et de l'aérospatiale .

En combinant un système sur puce multicœur du principal fournisseur de solutions spatiales Cobham Gaisler avec l'hyperviseur XtratuM qualifié de fentISS, De-RISC créera une plate-forme prête à l'emploi pour les futures applications aéronautiques et aéronautiques avec une technologie made in Europe.

Grâce aux techniques d’atténuation des interférences multicœurs éprouvées du Barcelona Supercomputing Center, la plate-forme offrira un fonctionnement hautes performances avec une interférence considérablement réduite. Dans le même temps, Thales, l'un des principaux acteurs mondiaux du marché de l'aviation et de l'espace, testera la plate-forme sur de vraies applications aérospatiales.

«Avec la première plate-forme entièrement européenne pour l'espace, basée sur RISC-V, De-RISC garantira l'accès aux technologies conçues en Europe pour les applications aérospatiales, contribuant ainsi au programme« Technologies pour la non-dépendance et la compétitivité européennes »dans ces domaines stratégiques. marchés », explique Paco Gomez Molinero, directeur général de fentISS et coordinateur du projet De-RISC.

L’utilisation de RISC-V contribuera également à l’avenir de la plate-forme, grâce à la prise en charge croissante de l’architecture ISA (Open-Source Instruction Set Architecture), alors que les architectures propriétaires PowerPC et SPARC, traditionnellement utilisées les systèmes spatiaux sont en perte de vitesse. De ce fait, l’industrie spatiale n’est pas en mesure d’exploiter les logiciels des domaines commerciaux, ce qui oblige à s’orienter vers des architectures présentes sur des marchés commerciaux plus volumineux. La plate-forme finale sera portable pour d'autres architectures et offrira également une tolérance aux pannes supérieure.

De-RISC est une action d'innovation de 30 mois partiellement financée par la Commission européenne et lancée avec un budget de 3 444 625 €.

Projet De-RISC

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