Un paper qui pose la question : peut-on concevoir des accélérateurs IA sur une infrastructure RISC-V ouverte ? Tiny-Vedas est la réponse, développée par le groupe d’iscale (et ses co-auteurs) pour offrir un cadre de conception RISC-V pour les accélérateurs.
Le problème
Les accélérateurs IA modernes (ASIC sur mesure, GPU, NPU) reposent sur des stacks propriétaires, souvent fermés. Le « RISC-V » de l’IA reste le socle applicatif (CPU) ; l’accélération se fait à travers des IP propriétaires (TensorRT, etc.). Il manque un cadre ouvert et portable pour concevoir des accélérateurs IA sur RISC-V.
Tiny-Vedas, le cadre
Tiny-Vedas propose une infrastructure logicielle et matérielle RISC-V pour la conception d’accélérateurs IA. C’est un travail de recherche qui explore :
- Le co-design (hardware) RISC-V pour l’IA : comment utiliser l’ouverture de l’ISA pour ajouter des extensions spécifiques aux accélérateurs
- La couche logicielle (compilateurs, runtime) qui exploite ces extensions
- La vérification de la compatibilité avec les standards RISC-V (RVA23, RVV — Vector)
Le résultat est un document qui montre que l’approche RISC-V est viable pour l’IA, et qui donne des éléments concrets sur la performance, l’efficacité et la portabilité.
Pourquoi c’est intéressant
L’IA est le driver numéro 1 de l’investissement semi-conducteur de 2025-2026. Avoir un cadre RISC-V pour l’IA permet :
- De concevoir des accélérateurs sans dépendre d’un seul fournisseur
- D’exploiter l’ouverture de l’ISA pour des optimisations spécifiques
- De relier le RISC-V applicatif (CPU) et l’accélération (NPU) dans un même cadre
C’est le type de work qui fait avancer l’écosystème : montrer que RISC-V n’est pas juste un « CPU bon marché », mais une base complète pour l’IA, avec des résultats mesurables.
Référence : Tiny-Vedas: RISC-V Infrastructure for AI Accelerator Design, published on iscale.com, linked via Hacker News (24 septembre 2026).