MIPS et l’automobile : pourquoi RISC-V, pour un constructeur, c’est moins la propriété que la liberté de choix
Sameer Wasson, CEO de MIPS (by GlobalFoundries), publie le 10 septembre sur riscv.org un article qui cristallise le débat du moment dans l’automobile : non, il ne s’agit pas de savoir qui « possède » RISC-V, mais de garantir aux constructeurs une vraie liberté de choix. Un positionnement qui sonne comme une inflexion stratégique pour un acteur historique de l’ISA propriétaire.
Pékin et l’industrie chinoise montent les paquets pour le RISC-V (15ᵉ plan quinquennal + IICIE 2026)
Le 9 septembre 2026, Pekin publie son plan 15e periode quinquennale : RISC-V comme axe de souverainete du calcul IA, FlagOS, LinkeeOS, IICIE Shenzhen.
La course au datacenter RISC-V : les US, la Chine et l’Europe convergent sur le standard RVA23
Serveurs rackables, baies d inference, coeurs out-of-order a plus de 70 points SPECint : en 2026, trois scenes s alignent sur le meme standard, le profil RVA23, chacune pour ses propres raisons.
YuzukiNeko : un SBC RISC-V sous Linux de la taille d’un Raspberry Pi Pico, propulsé par le Allwinner F101
YuzukiHD dévoile le YuzukiNeko, une carte RISC-V 64 bits sous Linux de la taille d’un Raspberry Pi Pico, basée sur le SoC Allwinner F101 avec cœur XuanTie C907 à 1 GHz. Matériel 100 % ouvert sous CC0, Linux mainline et Buildroot fournis, prix estimé sous 10 dollars.
Qualcomm Dragonwing Q-2390 / IQ-2390 : RISC-V intègre un cœur temps réel SiFive dans une puce de volume IoT
Annoncé à l’IFA de Berlin le 1er septembre 2026, le Qualcomm Dragonwing Q-2390 et IQ-2390 marquent l’arrivée de Qualcomm sur le segment le plus cost-effective de l’IA embarquée — avec, dans le lot, un cœur de microcontrôleur temps réel RISC-V SiFive E61 intégré dans une puce applicative grand public. Le RISC-V n’est pas le héros de la communication, mais il est bien là, et il change les règles du partitionnement des workloads en automatique.
Le standard SPMP chinois entre officiellement dans l’ISA du RISC-V
Sept ans de travail, une equipe chinoise, un board qui approuve : le 31 aout 2026, SPMP est fusionne dans l ISA RISC-V.
SiFive BigSky SF-2U870 : le premier serveur RISC-V rackable de classe entreprise
32 P870-D @2.0 GHz, 256 Go DDR5-5600, 4x PCIe Gen5 x16, Ubuntu 26.04 + RHEL 10, CUDA de NVIDIA qui y tourne, NVLink Fusion en roadmap.
Linux 7.2 : le noyau fait passer RISC-V à 256 cœurs par défaut, Eswin et UltraRISC entrent dans le defconfig
Libéré mi-août 2026, le noyau Linux 7.2 fait avancer la plateforme RISC-V sur plusieurs fronts : le nombre de cœurs supportés par défaut passe de 64 à 256, deux nouvelles familles de SoC (Eswin et UltraRISC) entrent dans la configuration par défaut, et le Wi-Fi fonctionne enfin sur les SBC T-Head BeagleV Ahead et Lichee Pi 4a. Retour détaillé sur le cycle de contribution le plus dense de l’arch/riscv du noyau.
StarFive Dubhe-100 : le cœur RISC-V 64 bits qui vise le serveur (256 cœurs par puce)
RV64GCBVH, 15 stades, 6-wide out-of-order, ROB 512, VLEN 256, Vector Crypto, AIA v1.0 + IOMMU v1.0.1, extensible a 256 coeurs par puce.
XuanTie C950 : le RISC-V chinois qui frôle le 70 SPECint et l’inférence de grands modèles
5 nm, 3,2 GHz, 8-wide decodage, plus de 1000 instructions en vol : le C950 d Alibaba Damo Academy est le premier coeur RISC-V a atteindre le niveau des serveurs x86/ARM recents.
SpacemiT K3 : le premier CPU IA RISC-V en production de masse conforme RVA23
8 coeurs X100 + 8 coeurs IA A100, 60 TOPS, 1024 bits RVV, inference FP8 native, et execution de modeles de 30 milliards de parametres.
