Maven Silicon : à Bangalore, RISC-V devient l’alphabet de la formation VLSI
À Bangalore, Maven Silicon forme les ingénieurs VLSI avec RISC-V comme matière première. Interview du CEO : dans l’Inde des futures usines semi-conducteurs, le talent conception vaut le capital.
Tiny-Vedas : une infrastructure RISC-V pour la conception d’accélérateurs IA
Tiny-Vedas, du groupe d’iscale, propose le premier framework RISC-V pour concevoir des accélérateurs IA. La question est simple : peut-on builder du hardware IA sur une architecture ouverte ?
Monte Cimone v3 : le testbed HPC RISC-V (Sophgo SG2044) atteint 3,08 GFLOPs/W, 91% du Grace Superchip au pic d’efficacité
Le testbed HPC RISC-V « Monte Cimone » (Sophgo SG2044) atteint 3,08 GFLOPs/W en efficacité énergétique, mesuré au watt : il devance le Xeon Sapphire Rapids et frôle le Grace Superchip au pic.
Chaque GPU NVIDIA cache 10 à 30 microprocesseurs RISC-V dont un pilote le driver graphique
Chaque GPU NVIDIA embarque 10 à 30 microprocesseurs RISC-V invisibles. Un seul a fait l’actualité : il pilote le driver graphique. L’autre, le GPU, fait tout le reste.
Openchip BER10 : la puce RISC-V « souveraine » européenne, dessinée et réussie au premier tir
Openchip livre une puce RISC-V 64 bits conçue en Europe, au premier tir de masque. Preuve qu’un plan industriel européen tenable existe, même si la « souveraineté » reste à confirmer sur le terrain.
MIPS et l’automobile : pourquoi RISC-V, pour un constructeur, c’est moins la propriété que la liberté de choix
Sameer Wasson, CEO de MIPS (by GlobalFoundries), publie le 10 septembre sur riscv.org un article qui cristallise le débat du moment dans l’automobile : non, il ne s’agit pas de savoir qui « possède » RISC-V, mais de garantir aux constructeurs une vraie liberté de choix. Un positionnement qui sonne comme une inflexion stratégique pour un acteur historique de l’ISA propriétaire.
Pékin et l’industrie chinoise montent les paquets pour le RISC-V (15ᵉ plan quinquennal + IICIE 2026)
Le 9 septembre 2026, Pekin publie son plan 15e periode quinquennale : RISC-V comme axe de souverainete du calcul IA, FlagOS, LinkeeOS, IICIE Shenzhen.
La course au datacenter RISC-V : les US, la Chine et l’Europe convergent sur le standard RVA23
Serveurs rackables, baies d inference, coeurs out-of-order a plus de 70 points SPECint : en 2026, trois scenes s alignent sur le meme standard, le profil RVA23, chacune pour ses propres raisons.
Yuzuki Neko SBC : un RISC-V « tout-en-un » pour les makers
Le SBC RISC-V Yuzuki Neko sur Allwinner F101 : 8 cœurs A55, 32 Go RAM, WiFi 6, BT5, NVMe. Le F101 des TV box 8K repensé pour le dev embarqué, à un prix très agressif.
Orange Pi 5 Plus : 64 Go de RAM pour vos charges data
L’Orange Pi 5 Plus 64 Go : 32× plus de RAM que la version standard. Bande passante 256 Go/s, GPU, NPU, 4× GbE. Une plateforme data et IA RISC-V qui tient la charge en production.
Fazal Khan : le noyau Linux sous 2 000 lignes de code
Fazal, le microkernel RISC-V de Fazal Khan : moins de 2 000 lignes de code, 100% auditable en une semaine. Chaque module est compilé et vérifié séparément. Simple, auditable, évolutif.
StarFive V210 : une machine de développement sous 40€
StarFive V210 : quad-core RV64GC, 4 Go LPDDR4-3200, moins de 40€. HDMI, PCIe, USB 3.0, 4× Ethernet. La machine de dev RISC-V la moins chère du marché, idéale pour la formation.